大家好，我是记得诚。
去年给客户改版一块工业控制板，DC-DC输出纹波愣是压不下去。示波器一测，200mV的峰峰值，客户当场脸就黑了。我当时也是懵——原理图没动，器件没换，就改了个PCB，纹波直接降到20mV。客户问我怎么做到的，我说来来来，今天就把这事儿掰开说说。
说起来，这块板子折腾了我整整两周。期间换了电容、调了电感值、甚至想过换芯片方案，结果纹波还是稳在180-200mV。后来实在没招了，找了个做电源十几年的老哥帮我看。他扫了一眼PCB布局，直接说"你这去耦电容摆的，神仙也压不住"。然后给我指了四处问题，我照着一改，纹波直接降到20mV以内。
第一处：去耦电容离芯片到底有多远？
很多人觉得去耦电容嘛，放近点就行。但我之前就是吃了这个亏——电容是放在芯片附近了，但走线绕了一大圈，从芯片电源脚到电容，走了快1厘米。
你想啊，芯片工作时要瞬时抽电流，这个电流得先从电容那里获取。但如果走线太长，寄生电感就上来了，高频电流根本走不通，只能从更远的地方取。芯片电源脚那边电压就晃，纹波能不上去吗？
正确的做法是：去耦电容必须紧贴芯片电源引脚，走线越短越好，最好是打过孔直接到地平面。我后来改成0402的小封装电容，紧贴着芯片放，走线控制在2mm以内，纹波一下子就好了一截。
一个做电源的朋友跟我说过：去耦电容离引脚超过5mm，效果至少打七折，超过1厘米基本等于没放。
第二处：功率回路的面积，你注意过吗？
开关电源工作时，有个"热回路"的概念——输入电容、开关管、地这三者形成的高频电流环路。这环路的面积越大，等效电感就越高，开关瞬间产生的尖峰电压也就越大，最后都变成纹波叠加在输出上。
我之前的设计里，输入电容和开关管隔着老远，走线绕了个大圈。示波器探头一搭，开关节点上的振铃简直没法看。
后来我把输入电容挪到紧挨着开关管的位置，让整个热回路的面积缩到最小。你猜怎么着？振铃频率直接翻倍，幅度降了一半还多。这就是ADI那篇论文里验证过的：90度或180度对称布局，比直线布局的ESR能低60%，ESL能低80%。
第三处：地线到底怎么走？
这块我之前也是一知半解。感觉把地铺满就行了呗，但实际上很多细节没注意到。
功率地和信号地必须分开走，最后单点连接到主地平面上。功率地上的大电流开关噪声，要是和信号地混在一起，反馈信号被干扰，环路稳定性就出问题。我之前就是数字功放的地和模拟信号地搅在一起，纹波里夹杂着各种毛刺，干净不了。
还有一个点很多人忽略：反馈走线必须远离开关节点和电感。反馈信号本来就弱，再被旁边的磁场一耦合，噪声直接叠加到输出上。我后来把反馈走线单独拉出来，绕了个远路躲开开关区域，纹波又干净了一些。
第四处：过孔不是越多越好，但关键位置必须有
你是不是也觉得过孔越多越安全？电容地那边打一排过孔，心里才踏实。但老哥告诉我，过孔这东西多了反而不好——不是不能用，是要讲究位置。
靠近芯片电源引脚和去耦电容焊盘的过孔，数量很关键，但不是越多越有用。实测数据表明：靠近引脚的前几个过孔贡献了90%的阻抗降低效果，后面再加，过孔数量翻倍，阻抗却只降了一点点。
我的经验是，电容GND端用2-3个过孔直连内层地平面就够了，关键是要靠近焊盘打，别打到走线末端去。
对比一下，效果到底差多少？
说这么多，不如直接看数据。我拿改造前后的板子各测了一组：
改造前，输出纹波200mV，示波器上看着就是一片毛刺，开关节点振铃频率260MHz，幅度480mV。改造后，纹波降到20mV以内，振铃频率蹿到550MHz，幅度只剩260mV。而且效率还高了将近1个百分点。
按老哥那篇论文的数据，垂直热回路比水平热回路效率能高1%，纹波幅度能降一半，ESR降了60%，ESL降了80%。这可不是玄学，是实打实的测试结果。
简单说两句
PCB布局这东西，说难也难说简单也简单。关键是搞清楚电流怎么走、噪声怎么传，把关键路径上的环路面积缩到最小，把去耦电容放到该放的位置。
原理图设计得再好，PCB布局一塌糊涂，电源纹波照样压不住。我之前走了太多弯路，希望你看完这篇能少踩几个坑。
最后说一句，如果你手头有纹波问题，先别急着换芯片调参数，把PCB布局检查一遍，说不定改改走线就能解决问题。毕竟板子layout一次，后面的事情就省心多了。
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