[西门子] 电路设计中躲不开的“信号”,这4类问题帮你总结好了!

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查看58044 | 回复0 | 2024-2-23 08:31:30 | 显示全部楼层 |阅读模式
00【概述】


在电路设计中,“信号”始终是工程师无法绕开的一个知识点。不管是在设计之初,还是在测试环节中,信号质量问题都值得关注。在本文中,主要介绍信号相关的四类问题:信号过冲、毛刺(噪声)、回沟(台阶)、信号边沿缓慢。
01【信号过冲 】

如下图是信号过冲的常见波形图:



危害

1、超过正常供电范围,会产生闩锁效应(现在由于厂家工艺改进, 闩锁问题基本上可以得到规避。但是长时间的信号过冲会使得器件失效率增加);

2、形成干扰源, 对其它器件造成串扰;

3、管脚上的负电压可能使器件PN衬底( 寄生二极管) 前向偏置,流过的大电流过大时,熔断键丝产生开路;
产生原因

1、 其它相邻信号串扰;

2、 器件驱动能力太强;

3、 没有匹配或者匹配不当;
解决方法

1、 PCB布线避开干扰源和耦合路径;

2、 增加电阻匹配,参考做法是源端串电阻或者末端并电阻,减少过冲;

如下图是不同匹配电阻下同一信号的上升沿波形,可以看出,通过调节源端匹配电阻,可以减缓信号上升沿。







02【毛刺(噪声)】
如下图是毛刺的常见波形图:


危害

容易造成控制信号控制错误或时钟信号相位发生错误:

1、数据线上的毛刺如果被采样到,可能造成判断结果错误;

2、边沿触发的器件中,时钟线上的毛刺可能会使得采样到多余的数据(相当于多了一拍时钟);
产生原因

1、PCB走线串扰(例如数据线和时钟线并行走线较长,信号线放置在晶振等干扰源附近);

2、外界干扰,如地线噪声等;

3、逻辑出现竞争、冒险;

注:两个输入信号同时向相反方向的逻辑电平跳变的现象(即一个由1---> 0, 另一个从0 ---> 1),称为竞争。因竞争导致在输出端可能产生尖峰脉冲的现象,称为冒险。
解决方法

1、控制器件布局和PCB走线,信号远离干扰源;

2、添加去耦电容或输出滤波等,滤波器件尽量靠近信号管脚;

3、逻辑设计中添加冗余项,或者采用同步逻辑设计,避免竞争冒险;
03【回勾(台阶)】

如下图是回沟、台阶的常见波形图:



危害

1、主要是时钟类信号上的回勾有危害, 可能会使得采样到多余的数据(相当于多了一拍时钟),影响了时钟信号上升沿和下降沿的单调性;

2、对于电源信号,上电边沿的回勾可能导致系统死机,需要结合复位信号判断是否可以接受;

3、数据信号由于一般是在数据的中间采样,回勾的影响不是很大(除非速率很高,建立保持时间1~2ns,这时需要考虑回勾对数据的影响);
产生原因

匹配不当, 信号放射回来形成回勾。
解决方法

增加合适的匹配电阻。
04【信号边沿缓慢】

由于驱动不足或者负载过大,信号边沿缓慢常常伴随着信号幅度较低现象。

如下图是振荡的常见波形图:



危害

上升、下降沿缓慢发生在数据信号线上(串口信号线,HW信号线等)时,会造成数据采样错误。
产生原因

驱动能力不够,或者负载过大(例如链路阻抗太大)。
解决方法

1、提高驱动能力;

2、减小负载;

声明:本文经授权转载自“8号线攻城狮”公众号,作者孔乙不己。转载仅为学习参考,不代表本号认同其观点,本号亦不对其内容、文字、图片承担任何侵权责任。

END
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