电路设计必须处处know how吗?从Jaeha Kim教授获得ISSCC远东杰出论文奖的40G发射机思考

最近几天刚好在协助师弟完成一个XTC电路的优化工作，过程有点一言难尽，但好在最后还是得到满足当前需求的设计。对于XTC本身原理和设计我是一懂不懂，全靠优化器力大砖飞。刚好前几天在网上看到了Jaeha Kim教授的一篇回忆短文，原文链接如下：

Daring to Put 400 Spiral Inductors on a Chip: Deog-Kyoon Jeong’s inspiration and encouragement that made the impossible possible
https://ieeexplore.ieee.org/document/10409896

    具体文章可以查阅链接中的原文，下面主要摘录了金教授在其中提到获得ISSCC远东杰出论文奖的40G发射机过程中，借助电路设计自动化工具优化CML缓冲级的经历。

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    我继续设计并在CML缓冲级中添加了一个桥式T线圈负载。首先使用理想电感进行的交流分析结果起初看起来非常有希望，但包括芯片上螺旋电感寄生参数在内的瞬态模拟结果并不理想。原因是多方面的，当包含寄生效应时，理论电感值不是最佳的。此外，晶体管的栅极和扩散电容是非线性的，根据电压条件具有不同的值。这意味着针对小信号交流响应优化的电感值可能不是大信号瞬态响应的最佳值。例如，即使缓冲器的尺寸具有最大平坦的群延迟响应，其大信号阶跃响应也表现出明显的过冲和振铃。

    为了解决这个问题，我不得不求助于优化技术。我设计了一种混合优化算法，该算法在两个工具之间交替使用：ASITIC 和 HSPICE。使用ASITIC，我找到了最佳的片上螺旋 T 线圈布局，使给定电感值的寄生电容最小化。使用 HSPICE，我调整了电感值以获得更好的瞬态响应，同时考虑了提取的 T 线圈和晶体管寄生效应。然后使用一些随机扰动重复此过程以帮助全局收敛。整个优化过程由 MATLAB 和 Perl 脚本自动完成，但仍需要大约 5 小时才能找到解决方案。

    由于一些错误，前几次试验产生了无意义的结果。调试后，优化器输出了令人难以置信的结果：它说我可以构建一个 CML 缓冲器，带宽为41.9 GHz，上升时间为6.5 ps，阶跃响应中没有过冲。带宽提高了近三倍！电感很棒。

    但当我仔细查看优化后的参数值时，发现有些不对劲。T 线圈两个电感器之间的耦合系数 (k) 为负号，而不是正号。天哪，我忘了限制它的极性。我最初的计划是将 T 线圈的两个耦合电感器实现为单个螺旋结构，耦合系数必须为正。我添加了约束并重新运行优化，但结果不如以前好。经过几次试验后，我决定只翻转螺旋的内部，这样耦合系数就会反转。这看起来很奇怪，但模型和模拟表明它的性能会好得多！只有一种方法可以确定它是否有效：构建它。

    在 Jeong 团队的研究生，特别是 Jeong-Kyoum Kim 和 Bong-Joon Lee 的大力帮助下，我能够找到 40 Gbps 2：1 多路复用器和20 GHz 锁存器的最佳设计，并将它们放在一起构建一个 40 Gbps 发射器。我们没有足够的时间针对较慢的速度重新优化构建模块，最终只能在所有地方使用针对 20 GHz 和 40 Gbps 进行优化的模块。最终的设计变得非常庞大，占据了近 2.5 × 3.6 平方毫米的面积，包含 410 个螺旋 T 线圈。这仍然是我迄今为止构建的最疯狂的芯片。

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参考文献：Daring to Put 400 Spiral Inductors on a Chip: Deog-Kyoon Jeong’s inspiration and encouragement that made the impossible possible

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