模拟电路 1、基尔霍夫定理的内容是什么?(仕兰微电子) 2、平板电容公式(C=εS/4πkd)。(未知) 3、最基本的如三极管曲线特性。(未知) 4、描述反馈电路的概念,列举他们的应用。(仕兰微电子) 5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反 馈的优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非 线性失真,有效地扩展放大器的通频带,自动调节作用)(未知) 6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电子) 7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。(未知) 8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。(凹凸) 9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺 点,特别是广泛采用差分结构的原因。(未知) 10、给出一差分电路,告诉其输出电压Y+和Y-,求共模分量和差模分量。(未知) 11、画差放的两个输入管。(凹凸) 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。(仕兰微电子) 13、用运算放大器组成一个10倍的放大器。(未知) 14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点 的 rise/fall时间。(Infineon笔试试题) 15、电阻R和电容C串联,输入电压为R和C之间的电压,输出电压分别为C上电压和R上电 压,要求制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤 波器。当RC<时,给出输入电压波形图,绘制两种电路的输出波形图。(未知)&NBSP; 16、有源滤波器和无源滤波器的原理及区别?(新太硬件) 17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、 带通、高通滤波器后的信号表示方式。(未知) 18、选择电阻时要考虑什么?(东信笔试题) 19、在CMOS电路中,要有一个单管作为开关管精确传递模拟低电平,这个单管你会用P管 还是N管,为什么?(仕兰微电子) 20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题) 21、电压源、电流源是集成电路中经常用到的模块,请画出你知道的线路结构,简单描述 其优缺点。(仕兰微电子) 22、画电流偏置的产生电路,并解释。(凹凸) 23、史密斯特电路,求回差电压。(华为面试题) 24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....) (华为面试题) 25、LC正弦波振荡器有哪几种三点式振荡电路,分别画出其原理图。(仕兰微电子) 26、VCO是什么,什么参数(压控振荡器?) (华为面试题) 27、锁相环有哪几部分组成?(仕兰微电子) 28、锁相环电路组成,振荡器(比如用D触发器如何搭)。(未知) 29、求锁相环的输出频率,给了一个锁相环的结构图。(未知) 30、如果公司做高频电子的,可能还要RF知识,调频,鉴频鉴相之类,不一一列举。(未知) 31、一电源和一段传输线相连(长度为L,传输时间为T),画出终端处波形,考虑传输线 无损耗。给出电源电压波形图,要求绘制终端波形图。(未知) 32、微波电路的匹配电阻。(未知) 33、DAC和ADC的实现各有哪些方法?(仕兰微电子) 34、A/D电路组成、工作原理。(未知) 35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗,稳定,高速如何做到,调运放,布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问,肯定会问得很细(所以别把什么都写上,精通之类的词也别用太多了),这个东西各个人就 不一样了,不好说什么了。(未知) 数字电路 1、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 4、什么是Setup 和Holdup时间?(汉王笔试) 5、setup和holdup时间,区别.(南山之桥) 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知) 7、解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA 2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time 不够,数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间,那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微 电子) 9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。 10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试) 常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。(飞利浦-大唐笔试) 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚 稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 12、IC设计中同步复位与 异步复位的区别。(南山之桥) 13、MOORE 与 MEELEY状态机的特征。(南山之桥) 14、多时域设计中,如何处理信号跨时域。(南山之桥) 15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。(飞利浦-大唐笔试) Delay < period - setup – hold 16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延 迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华 为) 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决 定最大时钟的因素,同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题) 18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题) 19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。(威盛VIA 2003.11.06 上海笔试试题) 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径。(未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优 点),全加器等等。(未知) 22、卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题) 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛) 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威 盛笔试题circuit design-beijing-03.11.09) 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子) 27、用mos管搭出一个二输入与非门。(扬智电子笔试) 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。(威盛笔试题 |